10 Gbps LDPC编码器的FPGA设计

Abstract

该文针对准循环双对角结构的低密度奇偶校验(LDPC)码，提出了一种基于FPGA的高吞吐量编码器实现方法。提出了一种快速流水线双向递归编码算法，能显著提高编码速度；同时设计了一种行间串行列间并行的处理结构计算中间变量，在提高编码并行度的同时可有效减少存储资源的占用量；设计还针对多帧并行编码的情况优化了存储结构，有效复用了数据存储单元和RAM地址发生器，进一步提高FPGA的资源利用率。对一组码长为2304的IEEE 802.16e标准LDPC码，在Xilinx XC4VLX40芯片上，该方法可实现时钟频率200 MHz，信息吞吐量达10 Gbps以上的编码器，且占用不超过15%的芯片逻辑资源和50%左右的RAM存储资源。