Hardware Design of Rate Control for H.264/AVC Real-Time Video Encoding

Abstract

본 논문에서는 실시간 동영상 부호화를 위한 효과적인 비트율 제어 방법을 제안하고 하드웨어로 구현한다. 제안하는 비트율 제어는 각 기본유닛 마다 R-D 파라미터 갱신에 의해 많은 연산 처리를 필요로 하는 이차원 R-D 모델을 사용하지 않고, 프레임의 평균 복잡도 가중치를 이용한 Qstep 결정 모델을 사용함으로써 연산량을 감소시킨다. 또한 적은 연산량과 빠른 MAD 예측을 위해 부호화된 기본유닛을 기반으로 영상의 공간적 및 시간적 상관관계를 이용하여 MAD를 예측한다. 제안하는 비트율 제어는 프레임 레벨 MAD 예측과 매크로블록 레벨 MAD 예측, GOP 비트 할당, 프레임 비트 할당, 가상버퍼, Qstep 결정 모델, 비트율 제어 파라미터 갱신, QP 결정 모듈을 포함하며 총 8개의 모듈로 구성된다. 비트율 제어 하드웨어는 Verilog-HDL을 이용하여 설계하였으며, Synopsys사의 Design Compiler를 이용하여 UMC 공정 0.18 ㎛ 셀 라이브러리로 합성한 결과, 최대 동작 주파수는 108 MHz이고, 게이트 수는 19.1k이다. 실험 결과로부터 제안한 구조는 기존 구조 보다 게이트 수가 85% 감소하였고, 매크로블럭 당 QP를 결정하는데 평균 220 사이클 수가 소요되어 기존 구조보다 64% 단축됨을 확인하였다.